Все
 
 
 


Моделирование эффектов воздействия одиночных ядерных частиц на STGRS-триггер с разделением транзисторов на две группы
 
Код статьиS054412690002771-5-1
DOI10.31857/S054412690002771-5
Тип публикации Статья
Статус публикации Опубликовано
Авторы
Стенин В. Я. 
Аффилиация: НИИ системных исследований Российской АН
Адрес: Российская Федерация
Катунин Ю. В.
Аффилиация: Национальный исследовательский ядерный университет “МИФИ”
Адрес: Российская Федерация
Название журналаМикроэлектроника
ВыпускТом 47 6
Страницы460-472
Аннотация

Триггер RS со структурой разделенных транзисторов на две группы (Spaced Transistor Group- STG RS-триггер) был разработан и проведено моделирование этого логического элемента в TCAD по объемной КМОП-технологии с проектной нормой 65-нм. Устойчивость RS-триггера к воздействию одиночных ядерных частиц была повышена путем разделения транзисторов триггера на две группы таким образом, что воздействие на одну из них не приводит к сбою логического состояния триггера. В STG RS-триггере сбор заряда с треков частиц, направленных по нормали к поверхности кристалла, при линейных потерях энергии в диапазоне до 50 МэВ×см2/мг не приводят к сбоям. Увеличение расстояния между двумя группами приводит к увеличению сбоеустойчивости. В случае топологии с чередованием групп соседних RS-триггеров сбои отсутствуют при линейных потерях энергии на треке 100 МэВ×см2/мг. На основе STG RS-триггера разработаны элементы чтения данных 65-нм КМОП блоков контентно-адресуемой памяти.

Ключевые слова
Получено08.12.2018
Дата публикации08.12.2018
Цитировать   Скачать pdf Для скачивания PDF необходимо авторизоваться
Размещенный ниже текст является ознакомительной версией и может не соответствовать печатной.

всего просмотров: 1424

Оценка читателей: голосов 0 

1. Calin T., Nicolaidis M., Velazco R. Upset hardened memory design for submicron CMOS technology // IEEE Transactions on Nuclear Science. 1996. V. 43. № 6. P. 2874–2878
2. Loveless T. D., Jagannathan S., Reece T., Chetia J., Bhuva B. L., McCurdy M.W., Massengill L. W., Wen S.-J., Wong R., Rennie D. Neutron- and protoninduced single event upsets for D- and DICE-flip/flop designs at a 40 nm technology node // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 1008–1014.
3. Lilja K., Bounasser M., Wen S., Wong R., Holst J., Gaspard N., Jagannathan S., Loveless D., Bhuva B. Single event performance and layout optimization of flip-flops in a 28-nm bulk technology // IEEE Transactions on Nuclear Science. 2013. V. 60. № 4. P. 2782–2788.
4. Катунин Ю. В., Стенин В. Я., Степанов П. В. Моделирование характеристик триггерных элементов КМОП двухфазной логики с учетом разделения заряда при воздействии отдельных ядерных частиц // Микроэлектроника. 2014. Т. 43. № 2. С. 104–117.
5. Стенин В. Я. М оделирование характеристик КМОП 28-нм ячеек DICE в нестационарных состояниях, вызванных воздействием одиночных ядерных частиц // Микроэлектроника. 2015. Т. 44. № 5. С. 368–379.
6. Стенин В. Я., Катунин Ю. В., Степанов П. В. Сбоеустойчивые ОЗУ на основе STG DICE-элементов памяти с разделенными на две группы транзисторами // Микроэлектроника. 2016. Т. 45. № 6. С. 456–470.
7. Катунин Ю. В., Стенин В. Я. TCAD-моделирование эффектов воздействия одиночных ядерных частиц на ячейки памяти STG DICE // Микроэлектроника. 2018. Т. 47. № 1. С. 22–36.
8. Katunin Yu.V., Stenin V.Ya. The multiport CMOS memory cell based on the DICE trigger with two spaced transistor groups for hardened 65-nm CMOS SRAM // Proceedings ofInternational Siberian Conference on Control and Communications. Moscow. 2016. P. 1–5.
9. Katunin Yu. V., Stenin V.Ya. The STG DICE cell with the decoder for reading data in steady and unsteady states for hardened SRAM // in Proc. of RADECS. Geneva. Switzerland. Oct. 2017. P. 1–8.
10. Stenin V.Ya., Antonyuk A. V. Design of the CMOS Comparison Elements on STG DICE for a Content-Addressable Memory and Simulation of Single-Event Transients // Telfor Journal. 2017. V. 9. № 1. P. 61– 66.
11. Katunin Yu.V., Stenin V.Ya. TCAD Simulation of Single-Event Transients in the 65-nm CMOS Element of Matching for a Content-Addressable Memory // Proceedings of Telecommunications Forum. TELFOR–25. Belgrad. Serbia. Nov. 2017. P. 1–4.
12. Стенин В. Я., Степанов П. В. Базовые элементы памяти на основе ячеек DICE для сбое устойчивых КМОП 28 нм ОЗУ // Микроэлектроника. 2015. Т. 44. № 6. С. 416–427.
13. Stenin V.Ya., Antonyuk A. V., KatuninYu.V., Stepanov P. V.
Design of logical elements for the 65-nm CMOS
translation lookaside buffer with compensation of single events effects // Proceedings of International Siberian Conference on Control and Communications. Astana. Kazakhstan. Jun. 2017. P. 1–6.
14. Stenin V. Ya., Antonyuk A. V., Stepanov P. V., Katunin Yu.V. Design of the 65-nm CMOS translation lookaside buffer on the hardened elements// Proceedings of Telecommunications Forum.TELFOR-25. Belgrad. Serbia. Nov. 2017. P. 1–4.
15. Wang W., Gong H. Edge triggered pulse latch designed with delayed latching edge for radiation hardened application // IEEE Transactions on Nuclear Science. 2004. V. 51. № 6. P. 3626–3630.
16. Garg R., Khatri S. P. Analysis and design of resilient VLSI circuits: mitigating soft errors and process variations. New York: Springer, 2010. P. 194–205.
17. Soft errors in modern electronic systems / Editor M. Nicolaidis. New York: Springer, 2011. P. 35–37.

Система Orphus

Загрузка...
Вверх