Все
 
 
 


Моделирование характеристик двух затворных ассиметрично-легированных КНИ КМОП нанотранзисторов
 
Код статьиS054412690001656-8-1
DOI10.31857/S054412690001656-8
Тип публикации Статья
Статус публикации Опубликовано
Авторы
Масальский Н. В.  
Аффилиация: Федеральное государственное учреждение Федеральный научный центр Научно-исследовательский институт системных исследований Российской АН
Адрес: Российская Федерация, Москва, 117218, Нахимовский проспект, корп. 1
Название журналаМикроэлектроника
ВыпускТом 47 4
Страницы40-48
Аннотация

Обсуждаются вопросы моделирования основных электрофизических характеристик ассиметрично-легированных двух затворных КНИ КМОП нанотранзисторов. Рассматривается математическая модель распределения потенциала рабочей области вытекающая из аналитического решения 2D уравнения Пуассона. Анализируется вариант ассиметричного канала (считая от истока): высоколегированная и низколегированная области. Результаты модельных расчетов распределения потенциала суб-50 нм структур находятся в хорошем соответствии с данными моделирования, полученными при помощи коммерчески доступного программного пакета ATLASTM предназначенного для 2D моделирования транзисторных структур. На основании полученных распределений потенциала вычисляются вольт-амперные характеристики при помощи сформулированной в рамках зарядового разделения апробированной токовой модели с учетом модифицированного выражения для скорости насыщения. Для выбранных топологических норм оптимизация параметров ассиметричного профиля легирования предоставляет дополнительную возможность управления ключевыми характеристиками наряду с толщинами рабочей области и подзатворного окисла, что важно при анализе применимости нанотранзисторных структур, в частности, для аналоговых приложений.

Ключевые слова
Получено14.10.2018
Дата публикации15.10.2018
Кол-во символов1235
Цитировать   Скачать pdf Для скачивания PDF необходимо авторизоваться
Размещенный ниже текст является ознакомительной версией и может не соответствовать печатной.

всего просмотров: 1100

Оценка читателей: голосов 0 

1. URL: http://public.itrs.net/International  technology roadmap for semiconductor 2015 edition. (дата обращения 27.11.2016).
2. Colinge J. P. Multiple-gate SOI MOSFETs. Solid-State Electronics. 2004. V. 48. № 3. P. 897–909.
3. Widiez J. , Lolivier J. , Vinet M., Poiroux P., Previtali B., Dauge F., Moui M., Deleonibus S. Experimental evaluation of gate architecture influence on DG SOI MOSFET’s performance. IEEE Trans. Electron Devices. 2005. V. 52. № 5. P. 1772–1781.
4. Chung T. M., Olbrechts B., Sodervall U., Bengtsson S., Flandre D., Raskin J-P. Planar double-gate SOI MOS devices: fabrication by wafer bonding pre-patterned cavities and electrical characterization. Solid-State Electron. 2007. V. 51. № 1. P. 231–239.
5. Tsai C. High-performance top and bottom double-gate low-temperature poly-silicon thin film transistors fabricated by excimer laser crystallization. Solid-State Electron. 2008. V. 52. № 2. P. 365-371.
6. Savio A., Monfray S., Charbuillet C., Skotnicki T. On the limitations of silicon for I-MOS integration, IEEE Transactions on Electron Devices. 2009. V. 56. № 5. P. 1110–1117.
7. Kaur H., Kabra S., Bindra S., Haldar S., Gupta R. S. Impact of graded channel (GC) design in fully depleted cylindrical/surrounding gate MOSFET (FD CGT/SGT) for improved short channel immunity and hot carrier reliability. Solid State Electronics. 2007. V. 51. № 3. P. 398–404.
8. Масальский Н. В. Характеристики двух затворных КНИ КМОП нанотранзисторов для перспективных технологий с низким уровнем потребляемой мощности. Микроэлектроника. 2012. т. 41. № 6. C. 436–444.
9. Pavanello M. A., Martino J. A., Dessard V., Flandre D. Analog performance and application of graded-channel fully depleted SOI MOSFETs. Solid-State Electronics. 2000. V. 44. № 4. P. 1219–1222.
10. Pavanello M. A., Martino J. A., Raskin J.-P., Flandre D. High performance analog operation of double gate transistors with the graded-channel architecture at low temperatures. Solid-State Electron. 2005. V. 49. № 6. P. 1569–1575.
11. Sharma R. K., Gupta R., Gupta M., Gupta R. S. Graded channel architecture: the solution for misaligned DG FD SOI n- MOSFETs. Semiconductors Science Technology. 2008. V. 23. № 11. P. 75041–75051.
12. URL: http://www.silvaco.com/  Silvaco Int. 2004: ATLAS User’s Manual A 2D numerical device simulator (дата обращения 25.11.2016).
13. Lu D. D., Dunga M. V., Lin C.-H., Niknejad A. M., Hu C. A computationally efficient compact model for fully-depleted SOI MOSFETs with independently controlled front- and back- gates. Solid-State Electronics. 2011. V. 62. № 1. P. 31–39.
14. Kranti A., Armstrong G. A. Engineering source/drain extension regions in nanoscale double gate (DG) SOI MOSFETs: Analytical model and design considerations. Solid — State Electronic. 2006. V. 50. № 4. P. 437–447.
15. Martin J. S., Bournel A., Dollfus P. Comparison of multiple-gate MOSFET architectures using Monte Carlo simulation. Solid-State Electronics. 2006. V. 50. № 1. P. 94–101.
16. Wong H., Fub Y., Liou J. J., Yue Y. Hot-carrier reliability and breakdown characteristics of multi-finger RF MOS transistors. Microelectronics Reliability Elsevier Journal. 2009. V. 49. № 1. P. 13–16.
17. Reyboz M., Rozeau O., Poiroux T., Martin P., Jomaah J. An explicit analytical charge based model of undoped independent Double-Gate MOSFET. Solid-State Electronics. 2006. V. 50. № 5. P. 1276–1285.
18. Масальский Н. В. Полностью обедненные КМОП КНИ логические элементы для низковольтных применений. Микроэлектроника. 2008. Т. 37. № 6. C. 470–480.
19. Kranti A., Hao Y., Armstrong G. A. Performance projections and design optimization of planar double gate SOI MOSFETs for logic technology applications. Semiconductor Science and Technology. 2008. V. 23. № 2. P. 45001–45011.
20. Raskin J.-P., Chung T. M., Kilchytska V., Lederer D., Flandre D. Analog/RF Performance of Multiple-Gate SOI Devices: Wideband Simulations and Characterization. IEEE Transaction on Electron Device. 2006. V. 53. № 5. P. 1088–1095.

Система Orphus

Загрузка...
Вверх